מה הבא לשבבי שרת?

בכנס Hot Chips השבוע, ההכרזות המעניינות ביותר היו על מעבדים מתקדמים. אלה מיועדים למערכות גדולות מבוססות יוניקס, אך הם מראים בדיוק כמה כוח יכול לשבבים מתקדמים של היום לספק. הם אינם סוגים של מערכות שרובנו מפעילים במדפי השרתים הארגוניים שלנו או שאתה רואה במרכזי נתונים רחבי היקף, אלא הם אלה שמריצים יישומים קריטיים למשימה בארגונים גדולים, או אולי גדולים מצבי מחשוב ביצועים.

בכל שנה Hot Chips הוא המקום בו שבבים כאלה זוכים להכרות מפורטות. בשנה שעברה ראינו את ה- Power 7+ ו- zNext של יבמ, את ה- SPARC64 X של Fujitsu ואת ה- SPARC T5 של Oracle, והשנה למדנו פרטים נוספים על סדרת ה- z, SPARC M6 של Oracle, כמו גם ממשיכים בסדרת ה- Power Power ו- Fujitsu SPARC X.

המרתק מבין אלה היה ה- Power8 של יבמ, שיהיו לו 12 ליבות, שכל אחת מהן יכולה להריץ עד שמונה חוטים, עם זיכרון מטמון של SR12 ברמה 2 לכל ליבה (6MB בסך הכל L2) ו- 96MB של DRAM משובץ משותף כמטמון ברמה 3. בחלקו, מה שהופך את המערכת לחריגה כל כך הוא שבב מאגר זיכרון חדש בשם Centaur, המכיל 16 מגה-בתים של DRAM משובץ בזיכרון L4 ובקר זיכרון. כל שבב Power8 יכול להתחבר לשמונה כאלה (בסך הכל 96MB משובץ DRAM L4 מחוץ לשבב). שימו לב כי לכל Centaur יש גם ארבע יציאות DDR במהירות גבוהה עבור קיבולת זיכרון כוללת של 1TB לשקע.

Power8 יהיה שבב גדול בשבב 650 מ"מ ², שיוצר בתהליך SOI של יבמ 22nm. (זה כשלעצמו ראוי לציון, מכיוון שיבמ עשויה להיות החברה היחידה המסחרת את התהליך הזה.) בהשוואה לדור הקודם Power 7+, שיוצר בתהליך SOI של 32 ננומטר, Power8 צריך להיות בעל רוחב פס זיכרון גדול פי שניים במהירות של 230 ג'יגה-בתים לשנייה. יבמ אומרת כי לכל ליבה צריכה להיות פי 1.6 מהביצועים של Power7 ביישומים חד-חוטיים ופעמיים מהביצועים של SMT (סימטרי רב-הברגה).

יבמ עברה מממשק קנייני לתמיכה ב- PCIe Gen 3 עם ממשק מעבד Coherence Attach מעבד (CAPI), ומאפשרת למאיצים כמו FPGAs (מערכי שער לתכנות לחלוטין, המשמשים להאצת יישומים ספציפיים) להיות קוהרנטיות של מטמון חומרה מלא. והיא אמרה שהיא תעניק רישיון לליבות כחלק מקונסורציום ה- Open Power שהוכרז לאחרונה.

החברה מסרה כי לקוחותיה המסורתיים של Power Systems היו בנקים, לקוחות פיננסיים וקמעונאים גדולים, אך דיברה על עבודה להרחיב את השימושים כך שיכללו נתונים גדולים ואנליטיקה. יבמ טרם הודיעה על זמינות המוצר, אך בשיחה נמסר כי יש לה "מעבדה מלאה במערכות."

יבמ מסרה פרטים נוספים על תת-מערכת מעבד ה- ZEC12 שלה, שהוצגה בתצוגה מקדימה בשנה שעברה בתור "zNext". ארכיטקטורת המערכת, המיועדת לשימוש במסגרות הראשיות של Z-series, כוללת עד שישה שבבי מעבד מרכזיים (CP), המחוברים לבקר מערכת (SC), הכל משולבים במודול רב-שבב ליצירת צומת אחד עבור מערכת. (לכל מערכת יכולות להיות צמתים מרובים.) לכל CP יש שש ליבות 5.5GHz, לכל אחת מהן מטמון L1 ו- L2 משלה, ו 48MB מטמון eDRAM L3 משותף לסך כולל של 2.75 מיליארד טרנזיסטורים על מת שגודלו 598 מ"מ ², המיוצר על 32 ננומטר SOI. ל- SC יש 192 מגה-בייט של LDR eDRAM משותף פלוס הממשקים לשש המחסום, ומשתמש ב -3.3 מיליארד טרנזיסטורים על גבי מד שנמדד 526 מ"מ ², המיוצר גם ב- SOI 32nm.

מהחברה נמסר כי השבב הזה מותאם לסביבות וירטואליות במיוחד, עומסי עבודה גדולים של תמונה אחת ושיתוף נתונים גבוה על פני מעבדים. יבמ ציינה כי המסגרות המרכזיות נשארות לב ליבם של מרבית מערכות הכספומטים, כרטיסי האשראי וחנויות המכולת הגדולות.

במערכות יוניקס, פאוור בדרך כלל פונה מול Itanium של אינטל, שלא היה מיוצג בתערוכה השנה, ונגד עיצובים מבוססי SPARC של אורקל (על בסיס רכישת סאן) ופוג'יטסו.

אורקל תצוגה מקדימה של ה- SPARC M6 שלה, המשתמשת באותו ליבת S3 כמו ה- M5 הקודם, שהיה תכנון שישה ליבות / 48 חוטים עם עד 32 שקעים, אך אמור להתאים את הגודל לעיצובים גדולים יותר. ל- M6 יהיו 12 ליבות / 96 חוטים עם זיכרון מטמון L3 של 48 מגה-בייט, והוא נועד לקנה מידה של עד 96 שקעים, באמצעות שבב שנקרא Bixby, המשמש כשבב גשר כדי לאפשר טוב יותר לכידות בזיכרון בין שקעים מרובים. (לצורך קנה מידה "ללא דבק", הוא יכול להרחיק עד שמונה שקעים ללא ספינה מיוחדת.) לדוגמה, מערכת M5-32 נוכחית כוללת 32 מעבדי SPARC M5 ו- 12 שבבי Bixby. ה- M6, שיש לו 4.27 מיליארד טרנזיסטורים, ייוצר גם בתהליך CMOS סטנדרטי יחסית של 28 ננומטר.

אורקל אמרה כי ה- M6 מכוון לתוכנה של אורקל, כולל תוכנה בסיסית וערימת מסד הנתונים, כמו גם מסדי נתונים ויישומים בתוך הזיכרון.

פוג'יטסו הראה את ה- SPARC64X + שלו, ממשיך דרכו של ה- SPARC64 X. שוב, גם זה לא נראה שינוי ענק; בדומה לקודמתו, יש לו 16 ליבות עם שני חוטים כל אחד, ו -24 מגה-בתים של זיכרון מטמון משותף ברמה 2, ויש לה כשלושה מיליארד טרנזיסטורים על גבי מד גובה של כ- 600 מ"מ ². אך הוא מציע ביצועים גבוהים יותר, עד 3.5 ג'יגה הרץ וביצועי שיא גבוהים בהרבה, כאשר פוג'יטסו טוענת 448 גיגה-פלפים ו -104 ג'יגה-סיבייט של תפוקת זיכרון. זה מדרג עד 64 שקעים, באמצעות אבני בניין של ארבעה מעבדים ושני שבבי חוצה (שהם מכנים XBs). כל שקע יכול לתמוך עד 1TB של DRAM. שינוי גדול אחד הוא שהקשרים בין השבבים כעת מהירים הרבה יותר.

פוג'יטסו גם קראה את מה שתאר כמנועי "תוכנה בשבב" שנועדו להאיץ יישומים ספציפיים כולל הצפנה, ספריות מספר עשרוני ועיבוד בסיסי נתונים.

גם פוג'יטסו וגם סאן דיברו על שנות הניסיון שהיה להם בתכנון שבבי SPARC והתחייבו שיפורים נוספים שיבואו.

כל המעבדים הללו מכוונים לפרוסות קטנות יחסית של שוק השרתים. אבל חשוב על הטכנולוגיה העומדת בבסיס: תמיכה בשקעים 64 או 96, עם טרה-בייט של זיכרון לכל שקע, עם דברים כמו DRAM משובץ, חיבורי קשר מהירים יותר וקוהרנטיות טובה יותר. הכל די מדהים וחזק להפליא.