אינטל טיפים לתהליכי 14nm תהליכים, מיקרו-ארכיטקטורת רחבה

בפורום המפתחים של אינטל בשבוע שעבר, מספר מהנדסי אינטל חשפו פרטים טכניים רבים נוספים על מעבד Core M, המיקרו-ארכיטקטורה של ברודוול ותהליך 14 ננומטר שבבסיסו.

האב. מהנדס הראשי ואדריכל הראשי של המעבד, סרניבאס צ'נואפטי, הסביר כיצד למרות שברודוול הוא ה"תקתק "בקצב" טיק / טוק "של אינטל (כלומר, מדובר בעיקר בתהליך שהתכווץ ל -14 ננומטר), המיקרו-ארכיטקטורה של ברודוול הורחבה מארכיטקטורת הסוול. משמש במוצרים הנוכחיים של 22 ננומטר. למרות שרוב המצגת הייתה בגירסת Core M בעלת עוצמה נמוכה שכוונה לטאבלטים, 2-ב-1 ו- Ultrabooks חסרי מניפה, הוא ציין כי ארכיטקטורה זו צריכה לתמוך במגוון רחב של מוצרים החל בטאבלטים ועד לשרתי Xeon.

באופן כללי, הוא אמר שהארכיטקטורה כולה תוכננה לטובת כוח דינמי וניהול תרמי טוב יותר, עם הפחתה של כוח סרק של מערכת-על-שבב (SoC) וטווח פעולה מוגבר דינאמי, ומאפשרת לו לעבוד בטווח רחב יותר של כוח. זו הסיבה שגרסת ה- Core M, המדרגת את דירוג ההספק הכולל של 4.5 וואט בלבד, עובדת במערכות חסרות מניפה.

חלק מזה נובע מניהול כוח מוגבר בתוך הליבה עצמה, כמו למשל האופן בו הוא יכול להסתגל למצבי כוח שונים כך שהוא עדיין יכול לקבל "דחיפה טורבו" בעת הצורך בלי להתחמם יתר על המעבד ויש לו מתח משולב לחלוטין משולב לחלוטין. וסת (FIVR) שנועד לגוון את המתח באופן שמפקח על ביקוש השיא ומעניק ביצועים משופרים בוולט וואט. הוא מציע גם ניטור טוב יותר של הפיתרון כולו, כולל רכזת בקר הפלטפורמה הנפרדת (PCH) או ערכת השבבים, כך שה- PCH בתורו יכול להצער את הכוח עבור תכונות מחוברות, ומאפשר לקישורים לעבור למצבים בעלי עוצמה נמוכה לדברים כמו כונני SATA., PCI Express ו- USB. ויש לו ניהול טמפרטורות עור פעיל, כך שהשבב עצמו יכול לפקח על הטמפרטורה שלו ולהתאים את השימוש בכוח בהתאם.

המיקרו-ארכיטקטורה עצמה יכולה להשיג ביצועים רבים יותר מהדור הקודם של Haswell באותה תדר, בשל תכונות כמו מתזמן גדול יותר מהסדר, שיפור חיזוי כתובת ושיפור בחישוב הווקטורי ונקודת הציפה.

בסך הכל, הוא אמר, בעוד שההוראות בעלות הליכי ההליכה בכל מחזור עלו רק במעט בדור זה, כל זה מוסיף לנקודה שהביצועים החד-חוטים במהלך 7 השנים האחרונות גדלים ב -50% באותה מהירות.

שינויים אחרים כוללים הוראות חדשות לקריפטוגרפיה ואבטחה, פיקוח טוב יותר וכמה שיפורים בתוספי הזיכרון הטרנזקציוניים (המכונים TSX או הרחבות סנכרון טרנזקציות) ופקודות וירטואליזציה (VT-x) שהיו בדור הקודם.

ערכת השבבים PCH המלווה את Core M ידועה בשם PCH-LP והיא מיוצרת למעשה בתהליך 22nm. זה נועד להשתמש בכ- 25% פחות כוח כשהוא במצב סרק ולהפחית את הכוח הפעיל בכ- 20%. זה כולל גם שיפורים באחסון שמע ו- PCI Express.

בסך הכל, לדבריו, השינויים מאפשרים פעמיים את הפחתת ההספק מכפי שהייתם מצפים מדרוג תהליכים מסורתיים, יחד עם הוראות משופרות של חוט יחיד - לביצוע בכל שעון וביצוע וקטורי.

שיפורים דומים יושמו גם בגרפיקה, על פי האב המהנדס הראשי ואדריכל הגרפיקה Aditya Sreenivas. גם כאן המטרה הייתה שיפורי ביצועים / ואט כמו כוח דינאמי טוב יותר ומאפייני דליפה, מיטוב להפעלת מתח נמוך יותר; ושיפורי מיקרו-ארכיטקטורה להפחתת עוצמה דינאמית. הוא ציין כי זה נועד לעבוד גם על 6 ו 10 וואט, ואולי רומז על גרסאות חדשות שיבואו.

הארכיטקטורה הגרפית עצמה נראית דומה לגירסה הקודמת, אך גרסת ה- GT2 המשמשת ביישום Core M גדלה מ -20 ל -24 יחידות ביצוע, המאורגנות כשלוש "תת-לוחות", שכל אחת מהן כוללת 8 איחוד אירופי. (בשיחה אחרת, מהנדס אינטל שהתמקד בארכיטקטורת המחשוב נתן דוגמאות לגרסאות הגרפיקה עם 12 ו 48 איחוד אירופי, והציע גרסאות עתידיות.)

הבדל חשוב הוא שגרסה זו תומכת ב- Direct X 11.2 והיא מוכנה DX12 ותומכת ב- Open GL 4.3 ו- Open CL 2.0. פירוש הדבר שכמעט כל המשחקים והיישומים צריכים לעבוד עם הגרפיקה כאן, אם כי לא בהכרח באותה מהירות שהיית רואה בשבב גרפי נפרד. אך בסך הכל, שינויים אלה עשויים להוות שיפור של 40% בביצועי הגרפיקה בחלק מהמקרים, בהשוואה לסדרת Haswell-Y הקודמת.

שינוי גדול נוסף הוא תמיכה בזיכרון הווירטואלי המשותף (SVM) תחת OpenCL, ומאפשרת להשתמש ברכיבי CPU וגם ב- GPU למחשבים. נראה כי למעשה מדובר באותה תפיסה של אדריכלות מערכות הטרוגנית (HSA), כפי שנדחף על ידי AMD ואחרים.

לארכיטקטורה החדשה יש גם כמה שיפורים בפונקציות המדיה, כך לפי אינטל עמית ואדריכל המדיה הראשי הונג ג'יאנג. לדבריו, השבב מאפשר לדברים כמו וידאו מהיר של Sync Sync וקידוד וידאו להיות "מהיר יותר פי 2" מהגרסה הקודמת, עם איכות משופרת. בנוסף, יש לו כעת תמיכה בפענוח VP8 כמו גם AVC, VC-1, MPEG2 ו- MVC לווידאו; פענוח JPEG ו- Motion JPEG עבור ועידת וידיאו וצילום דיגיטלי; ופענוח HEVC ומאיץ GPU בקידוד עד 4K 30fps. בנוסף לאפשר וידיאו 4K, שינויים אלה אמורים לאפשר הפעלת וידיאו Full Full HD 25% יותר.

תהליך טכני 14nm

למרות שאינטל מסרה מידע רב על טכנולוגיית התהליך של 14 ננומטר מוקדם יותר, מארק בוהר, עמית בכיר של אינטל, פיתוח לוגי טכנולוגיה, עברו על התהליך החדש ושיתפו מידע נוסף.

"לפחות עבור אינטל, החוק של מור ממשיך", הוא אמר והציג שקופית המעידה על כך שאינטל ממוצעת בממוצע מידה של 0.7X טרנזיסטורים בכל דור וכי היא ממשיכה לעשות זאת. (שימו לב שאם הוא יתחלף בשני הממדים, הייתם מקבלים טרנזיסטור חדש שגודלו היה בערך 50% מהדור מהדור הקודם, וזה מה שחוק מור מנבא טכנית.)

הוא דיבר על כך שזה היה הדור השני של אינטל בטרנזיסטורים "Tri-Gate" שלה, בעקבות המבוא של 22 ננומטר (אינטל משתמשת במונח "Tri-Gate" כדי לכסות טרנזיסטורים שבהם התעלה מוגבהת מעל המצע, כמו סנפיר, והשליטה עוטף את כל שלושת הצדדים, מבנה שרוב הענף מכנה טרנזיסטורים "FinFET". הוא ציין כי המרחק בין סנפירים הצטמצם מ- 60nm ל- 42nm במהלך לתהליך החדש; גובה הסנפירים עלה למעשה מ -34 ננומטר ל -42 ננומטר. (בשקופית שלמעלה, "הדיאלקטרי הגבוה-ק" הוא בצבע צהוב; אלקטרודת שער המתכת בצבע כחול, תוך שימוש בעיצוב השער הגבוה-מתכת / מתכת שעשתה אינטל מאז הצומת של 45 ננומטר.)

בדור ה -14 ננומטר, הוא אמר שהממד הקריטי הקטן ביותר הוא רוחב סנפיר תלת שער, שהיה בערך 8 ננומטר, בעוד שממדים קריטיים אחרים נעו בין 10 ננומטר ל -42 ננומטר (למרחק בין מרכז גובה סנפיר למרכז) של מגרש הסנפיר הבא). הוא ציין כי לרוב נעשים טרנזיסטורים עם מספר סנפירים, והפחתת מספר הסנפירים לטרנזיסטור מביאה לשיפור בצפיפות ובקיבולת נמוכה יותר.

בדור זה, הוא אמר, המגרש לסנפיר פחת ב-.7x (מ -60 ל -42 ננומטר), מגרש השער ב -0.8x (מ- 90 ל- 70 ננומטר) והמגרש הקישורי בין-חיבורי ב-.65x (מ- 80 ל- 52 ננומטר). ממוצע כולל סביב הממוצע ההיסטורי.7X. דרך נוספת להסתכל על זה, הוא אמר, הייתה להכפיל את המגרש לשער ומגרש המתכת, ושם אמר כי אינטל עומדת על 0.53 לקנה המידה של איזור הלוגיקה, שלדבריו היה טוב מהרגיל. במאמר מוסגר, עניין אותי גם שהשקופיות של בוהר הראו את מעבד ה- Core M עם 1.9 מיליארד טרנזיסטורים בגודל המת של 82 מ"מ, בהשוואה ל -1.3 מיליארד שהתרשים הרשמי. אינטל PR הכירה בשגיאה ואמרה כי 1.3 מיליארד הוא הנתון הנכון.)

כאשר בוחנים את העלות לטרנזיסטור, בוהר הסכים כי העלות לכל פרוסת סיליקון המיוצרת עולה בגלל צעדים נוספים של מיסוך - כאשר שכבות מסוימות דורשות עכשיו דפוס כפול ואפילו משולש. אבל הוא אמר שמכיוון שצומת ה- 14 ננומטר משיג טוב יותר מהיקף השטח הרגיל, הוא שומר על העלות הרגילה להפחתת הטרנזיסטור.

ואכן, הוא הראה תרשימים המצביעים על כך כי אינטל צופה כי צמצום כזה ימשיך לעתיד. בנוסף, הוא המשיך לטעון שהשינויים גורמים גם לדליפה נמוכה יותר וביצועים גבוהים יותר ובכך לשיפור בביצועים לכל וואט, שלדבריו הוא משתפר ב 1.6X לדור.

הוא ציין שבמעבר מה- Haswell-Y ל- Core M, הייתה אינטל מתה שגובהה היה 0.51x מגודל השבב הקודם לו היה נייטרלי בתכונה; עם התכונות הנוספות שתוכנן, אמר, Core M השיגה את גודל המשטח של 0.63x.

בוהר אמר כי 14nm נמצא כעת בייצור נפח באורגון ובאריזונה ויתחיל באירלנד בתחילת השנה הבאה. הוא אמר גם שלמרות שבעבר הייתה אינטל עם שתי גרסאות של טרנזיסטורים - זרמים בעלי מתח גבוה ונמוך במיוחד - כעת יש לה ספקטרום של תכונות מהספק גבוה לקצה נמוך בהרבה עם טרנזיסטורים שונים, ערימות חיבוריות וכו '.

נראה כי חלק גדול מכך הוא חלק מהדחיפה של אינטל לחלל היציקה, שם הוא מייצר שבבים לחברות אחרות. אכן, סונית ריקי, המנכ"לית של עסק היציקה, הציגה את בוהר ובהמשך העבירה שיחות משלו שהציגה את כל האפשרויות שקיימת אינטל. (למרות שלאינטל יש טכנולוגיה מתקדמת, אין לה את הניסיון לייצר שבבים בעלי צריכת חשמל נמוכה שיש למתחרים כמו TSMC וסמסונג. אז היא מדגישה את המוביל שלה בייצור 14nm.)

הבא הבא מגיע 10nm, כאשר בוהר אומר שכעת היה ב"שלב הפיתוח המלא ", ו"עבודת היום" שלו עבדה על תהליך 7nm.

הוא אמר שהוא מעוניין מאוד ב- EUV (ליטוגרפיה אולטרה סגולה קיצונית) בגלל הפוטנציאל שלו בשיפור קנה המידה והפשטת תהליכים, אך אמר שהוא פשוט לא מוכן מבחינת אמינות וייצור. הוא אמר כי לא צומת ה- 14nm ולא 10nm משתמשת בטכנולוגיה זו, אם כי הוא היה רוצה לעשות זאת. הוא אמר כי אינטל "לא מהמרה על זה" במשך 7 ננומטר ויכולה לייצר שבבים בצומת ההוא בלעדיו, אם כי הוא אמר שיהיה טוב יותר וקל יותר עם EUV.

בוהר אמר כי מעבר לוופלים של 450 מ"מ, מהתקן 300 מ"מ בו כל הענף משתמש כעת, יעזור להפחית את העלות לטרנזיסטורים. עם זאת, לדבריו, זה עולה הרבה לפתח מערך כלים שלם ופאב חדש לגמרי ויהיה תלוי בכמה חברות גדולות שישתפו פעולה כדי לעשות את כל זה. לדבריו, הענף לא ממש הסכים על המועד הנכון לכך, ולכן הוא נמצא בכמה שנים.

בסך הכל, הוא אמר שהוא לא ראה את הסוף בקנה המידה עדיין וציין כי חוקרי אינטל בודקים פתרונות שונים בטרנזיסטורים, דפוסים, חיבורי זיכרון וזיכרון. הוא אמר שיש כמה מאמרים טכניים מעניינים בזמן האחרון על דברים כמו מכשירי III-V (באמצעות חומרים מוליכים למחצה שונים) ו- T-FET (טרנזיסטורי השפעת מנהרה), והיה "תמיד משהו מעניין".